台湾专利TW201319798A 於圖形子系統中進入和退出休眠模式的系統和方法

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本發明揭示一種用於一圖形處理單元(GPU)進入與退出一省電深度休眠模式的技術。該技術牽涉到藉由設置該鄰近記憶體在一自更新模式中操作而該GPU為了深度休眠而被關電時保存處理中的狀態在鄰近記憶體內。耦合至該鄰近記憶體的一介面電路設置成防止寄生GPU信號中斷該鄰近記憶體的適當自更新。寄生GPU信號可能由關聯於該GPU進入與退出該深度休眠模式的GPU關電與GPU供電事件所造成。
公开号:TW201319798A
申请号:TW101126567
申请日:2012-07-24
公开日:2013-05-16
发明作者:Rajeev Jayavant；Thomas E Dewey；David Wyatt
申请人:Nvidia Corp；
IPC主号:G06F1-00

专利说明:
於圖形子系統中進入和退出休眠模式的系統和方法
本發明概略關於圖形處理系統，尤指一種於圖形子系統中進入與退出休眠模式的系統和方法。
某些電腦系統包括有一圖形處理單元(GPU,“Graphics processing unit”)設置成協同於一中央處理單元(CPU,“Central processing unit”)執行運算工作。在正常作業期間，GPU可視需要被指定該等運算工作。關於該等運算工作的資料與程式碼在以往係儲存在包含一或多個記憶體裝置的一鄰近(local)記憶體系統之內。關於該等運算工作的某種狀態資訊可被儲存在該GPU上。於執行該等運算工作之間，該GPU可針對可預測的時段保持閒置。在一閒置時段期間，該GPU可被置於一休眠模式中來降低電力消耗。一種休眠模式牽涉到將一主要時脈信號與該GPU內的一或多個時脈區域斷開。斷開該主要時脈信號較佳地是可降低動態電力消耗。但是，現今的製造技術能夠製造出具有非常緊密電路之先進GPU裝置，但無法避免地會造成顯著的靜態電力損耗，一旦GPU裝置有供電，則存在有靜態電力損耗。
為了處理在閒置時段期間的靜態電力損耗，一種第二休眠模式，此處稱之為一深度休眠模式，其牽涉到實際地切斷給該GPU的電力。該深度休眠模式藉由同時排除關聯於進入該深度休眠模式的該GPU電路之某些部份的動態與靜態電力消耗而另可降低平均電力消耗。
在進入該深度休眠模式之前，該GPU的操作狀態資訊需要被儲存到系統記憶體，其設置成保存該操作狀態資訊，其中可包括該鄰近記憶體的某些內容以及內部GPU狀態的某些部份。該操作狀態資訊需要在該GPU重新開始作業之前，且在緊跟著在退出該深度休眠狀態時在該GPU與鄰近記憶體之內被恢復。以往每次該GPU被置入深度休眠當中時，該操作狀態資訊被傳送至關聯於該CPU的一主記憶體。以往每次該GPU退出深度休眠時，該操作狀態資訊由該主記憶體被傳送至該GPU與鄰近記憶體。進入與退出深度休眠牽涉到於系統記憶體與該GPU之間傳送大量的狀態資訊。因此，使用該深度休眠模式會非常耗時，並造成整體系統效能降低。
如前所述，本技術中需要一種改良的技術用於在一圖形處理單元中進入與退出一深度休眠模式。
本發明一具體實施例提出一種由一圖形處理單元(GPU)實作用於進入與退出休眠模式的方法。該方法包括接收一指令來進入一休眠模式、儲存該GPU的內部處理狀態至為該GPU鄰近的一記憶體系統、使得包括在該記憶體系統中至少一記憶體裝置進入一自我更新模式、及進入一關電狀態。
本發明另一具體實施例提出一種電腦可讀取儲存媒體，其中包括有指令在當由一處理器執行時使得該處理器執行以上提出之該等方法步驟。本發明又另一具體實施例提出一種設置成實作以上提出之該等方法步驟的一運算裝置。
該揭示技術之一種好處為藉由利用鄰近附加的記憶體而可採用的低電力自我更新模式，一GPU可以有效率地進入與退出一深度休眠省電模式。相反地，先前技術的系統無法受惠於維持GPU內容在鄰近記憶體之內。
在以下的說明中，許多特定細節即被提出來提供對於本發明之更為完整的瞭解。但是本技術專業人士將可瞭解到本發明可不利用一或多個這些特定細節來實施。在其它實例中，並未說明熟知的特徵，藉以避免混淆本發明。
系統概述
第1圖例示設置成實作本發明一或多種態樣之電腦系統100的方塊圖。電腦系統100包括一中央處理單元(CPU,“Central processing unit”)102與一系統記憶體104，其設置成經由包括一記憶體橋接器105的一互連接路徑進行通訊。記憶體橋接器105可為例如一北橋晶片，其經由一匯流排或其它通訊路徑106(例如HyperTransport鏈結)連接到一I/O(輸入/輸出)橋接器107。I/O橋接器107可為例如一南橋晶片，其接收來自一或多個使用者輸入裝置108(例如鍵盤、滑鼠)的使用者輸入，並經由通訊路徑106及記憶體橋接器105轉送該輸入到CPU 102。一平行處理子系統112經由一匯流排或其它通訊路徑113(例如PCI Express，加速圖形埠、或HyperTransport鏈結)耦合至記憶體橋接器105。在一具體實施例中，平行處理子系統112為傳遞像素到一顯示裝置100(例如習用的CRT或LCD式監視器)的圖形子系統。一平行處理子系統驅動器103設置成管理平行處理子系統112。平行處理子系統驅動器103可設置成於平行處理子系統112的通訊路徑113之上傳送圖形基元來產生像素資料用於在顯示裝置110上顯示。一系統碟114亦連接至I/O橋接器107。一開關116提供I/O橋接器107與其它組件之間的連接，例如一網路轉接器118與多個嵌入卡120、121。
一嵌入式控制器150耦合至平行處理子系統112。在一具體實施例中，嵌入式控制器150亦經由可包括記憶體橋接器105的一互連接路徑耦合至CPU 102。另外，嵌入式控制器150經由I/O橋接器107耦合至CPU 102。如以下更為詳細的說明，嵌入式控制器150設置成管理平行處理子系統112的某些操作性態樣。
其它組件(未明確顯示)，包括有通用序列匯流排(USB)連接或其它埠連接、CD驅動器、DVD驅動器、薄膜記錄裝置及類似者，其亦可連接至記憶體橋接器105或I/O橋接器107。互連接第1圖中多個組件之通訊路徑可使用任何適當的協定來實作，例如PCI(Peripheral Component Interconnect)、PCI-Express、AGP(Accelerated Graphics Port)、HyperTransport、或任何其它匯流排或點對點通訊協定。不同裝置之間的該等連接可使用任何技術上可行的協定。
在一具體實施例中，平行處理子系統112加入針對圖形及視訊處理最佳化的電路，其包括例如視訊輸出電路，並構成一圖形處理單元(GPU)。在另一具體實施例中，平行處理子系統112可整合於一或多個其它系統元件，例如記憶體橋接器105、CPU 102、及I/O橋接器107而形成一系統上晶片(SoC,“System on chip”)。
將可瞭解到此處所示的系統僅為例示性，其有可能有多種變化及修正。該連接拓樸，包括橋接器的數目與配置，CPU 102的數目及平行處理子系統112的數目皆可視需要針對一種特定實作進行修改。例如，在一些具體實施例中，系統記憶體104直接連接至CPU 102而非透過一橋接器耦接，而其它裝置透過記憶體橋接器105及CPU 102與系統記憶體104進行通訊。在其它可替代的拓樸中，平行處理子系統112連接至I/O橋接器107或直接連接至CPU 102，而非連接至記憶體橋接器105。在又其它具體實施例中，I/O橋接器107及記憶體橋接器105可被整合到一單一晶片當中。某些具體實施例可包括兩個或更多的CPU 102，及兩個或更多的平行處理子系統112。此處所示的該等特定組件為選擇性的，例如可支援任何數目的嵌入卡或周邊裝置。在一些具體實施例中，開關116被省略，且網路轉接器118及嵌入卡120、121直接連接至I/O橋接器107。
第2圖例示根據本發明一具體實施例中電腦系統100之平行處理子系統112與多個組件之間的通訊信號。該圖顯示電腦系統100的細節，其中例示有嵌入式控制器(EC,“Embedded controller”)150、一SPI快閃裝置256、一系統基本輸入/輸出系統(SBIOS,“System basic input/output system”)252、及驅動器103。EC 150可為一嵌入式控制器，其實作有一進階組態與電源介面(ACPI,“Advanced configuration and power interface”)而允許在CPU 102上執行的一作業系統能設置與控制電腦系統100之多種組件的電源管理。在一具體實施例中，即使在當通訊路徑113被除能時，EC 150允許在CPU 102上執行的該作業系統經由驅動器103連接於GPU 240。在一具體實施例中，通訊路徑113包含一PCIe匯流排，其可於GPU 240的啟動作業期間被致能，或在當GPU 240在一省電(休眠)模式時除能來節省電力。例如，如果GPU 240與PCIe匯流排在一省電模式中被關閉，在CPU 102上執行的該作業系統可透過驅動器103傳送一通知ACPI事件至EC 150以指示EC 150來喚醒GPU 240。
GPU 240經由一記憶體介面匯流排246耦合至一鄰近記憶體系統242。經由記憶體介面匯流排246的資料傳輸係藉由記憶體時脈致能信號CKE 248所致能。鄰近記憶體系統242包含記憶體裝置244，例如動態隨機存取記憶體(DRAM,“Dynamic random access memory”)裝置。
電腦系統100可包括多個顯示裝置110，例如一內部顯示面板110(0)與一或多個外部顯示面板110(1)到110(N)。該等一或多個顯示裝置110之每一者可經由通訊路徑280(0)到280(N)連接至GPU 240。在一具體實施例中，包括在通訊路徑280中每一熱插拔偵測(HPD,“Hot-plug detect”)信號亦連接至EC 150。當一或多個顯示裝置110在一面板自更新模式中操作時，如果EC 150偵測到一熱插拔事件或來自該等顯示裝置110其中之一者的一中斷要求時，EC 150可負責監視HPD信號與喚醒GPU 240。
在一具體實施例中，一視訊產生鎖定(GEN_LCK)信號被包括在內部顯示裝置110(0)與GPU 240之間。該GEN_LCK信號由顯示裝置110(0)傳送一同步信號至GPU 240。該GEN_LCK信號可由顯示裝置110(0)實作的某些同步化功能所使用。例如，GPU 240可將由記憶體裝置224中像素資料產生的視訊信號與該GEN_LCK信號同步化。GEN_LCK可藉由例如傳送一內部垂直同步信號至GPU 240來指明該有效訊框的開始。
EC 150傳送一GPU電力致能(GPU_PWR)與訊框緩衝器電力致能(FB_PWR)信號至電壓穩壓器(VR,“Voltage regulator”)260、262，其設置成分別提供一供應電壓至GPU 240與記憶體裝置244。EC 150亦傳送該等WARMBOOT、自我更新致能(SELF_REF)與RESET信號至GPU 240，並接收來自GPU 240的一GPUEVENT信號。最後，EC 150可經由一產業標準”I2C”或”SMBus”資料匯流排與GPU 240進行通訊。這些信號之功能性說明如下。
該GPU_PWR信號控制電壓穩壓器260來提供GPU 240一供應電壓。當顯示裝置110進入一自更新模式時，在CPU 102上執行的一作業系統可指示EC 150藉由對驅動器103進行呼叫，使其停止供電至GPU 240。然後EC 150將驅動該GPU_PWR信號為低來停止供電至GPU 240，以降低電腦系統100的整體電力消耗。同樣地，該FB_PWR信號控制該電壓穩壓器來提供記憶體裝置244一供應電壓。當顯示裝置110進入一自更新模式時，電腦系統100亦可停止供電至記憶體裝置244，藉以進一步降低電腦系統100的整體電力消耗。該FB_PWR信號以類似於該GPU_PWR信號的方式被控制。於GPU 240的喚醒期間，該RESET信號可被設定以將GPU 240維持在一重置狀態中，而提供電力至GPU 240與記憶體裝置244的該等電壓穩壓器被允許來穩定化。
該WARMBOOT信號由EC 150來設定，以指明GPU 240必須由SPI快閃裝置256恢復一操作狀態，而非執行一完整的冷啟動序列。在一具體實施例中，當顯示裝置110進入一面板自更新模式時，GPU 240在被關電之前可設置成將一目前狀態儲存在SPI快閃裝置256中。然後GPU 240在被喚醒時可自SPI快閃裝置256載入該儲存的狀態資訊來恢復一操作狀態。相對於執行一完整的冷開機序列，載入該儲存的狀態資訊可減少喚醒GPU 240所需要的時間。減少喚醒GPU 240所需要的時間於高頻率地進入與退出一面板自更新模式期間有好處。在此種方案中，給記憶體裝置244的電力可被維持開啟，以允許記憶體裝置244在一低電力自更新模式中操作，藉以迅速執行GPU 240的一暖開機。
當顯示裝置110正在一面板自更新模式中操作時，該SELF_REF信號由EC 150來設定為高(啟動自更新)。該SELF_REF信號指明給GPU 240顯示裝置110目前正在一面板自更新模式中操作，且通訊路徑280必須為無活動。在一具體實施例中，當該SELF_REF信號被設置時，GPU 240可經由微弱下拉式電阻器連接通訊路徑280內一或多個信號至接地。
即使當PCIe匯流排為關閉時，該GPUEVENT信號允許GPU 240指明給CPU 102已經發生一事件。GPU 240可設定該GPUEVENT來警示系統EC 150，使其設置該I2C/SMBUS以啟動GPU 240與系統EC 150之間的通訊。該I2C/SMBUS為設置成一I2C、SMBUS的一雙向通訊匯流排，或是設置使得GPU 240與系統EC 150可進行通訊的其它雙向通訊匯流排。在一具體實施例中，當顯示裝置110在一面板自更新模式中操作時，該PCIe匯流排可被關閉。即使當該PCIe匯流排為關閉時，該作業系統可經由系統EC 150通知GPU 240發生事件，例如游標更新或一螢幕更新。
第3A圖為根據本發明一具體實施例之一外部調節電路350的詳細例示。調節電路350設置成於操作模式之間轉換的期間自第2圖的記憶體時脈致能信號CKE 248中移除干擾。特別是當記憶體系統242在一自更新模式中時，移除CKE 248中的干擾可使得記憶體系統242可以在該自更新狀態中可靠地操作。該等操作模式可包括但不限於針對GPU 240與記憶體系統242之作業的省電與正常模式。調節電路350包含場效電晶體(FET,“Field-effect transistor”)310、電阻器312-316、FET 320、FET 330、電阻器322與324、及延遲電路332。當信號拉動致能324被設置為高時，調節電路350拉下CKE 248為低，而將RSTM*338拉為高(“*”代表一有效低信號)。在一具體實施例中，電阻器312比電阻器314與316在電阻值大小上大約為低兩級，藉以經由電阻器312與FET 310提供一相對較強的下拉路徑。例如，電阻器312可為一百歐姆，而電阻器314與316可為一萬歐姆。另外，電阻器322比電阻器334在電阻值大小上大約為低兩級。例如，電阻器322可為一百歐姆，而電阻器334可為一萬歐姆。當拉動致能324被設置為高時，FET 320被開啟來拉動RSTM* 338為高，其解除設置重置至記憶體系統242。利用重置的解除設置，記憶體系統242可在自更新模式中操作。當拉動致能324被設置為高時，FET 330亦被關閉，將RST* 336與RSTM* 338信號隔離。當拉動致能324被設置為低時，FET 310與320被關閉，由調節電路350除能CKE 248的下拉與RSTM* 338的拉升。當拉動致能324被設置為低時，FET 330亦被開啟，耦合RST* 336至RSTM* 338信號，允許GPU 240來控制記憶體系統242的重置狀態。延遲電路332可被設置來延遲，當FET 330相對於FET 310與320關閉與開啟時。
在啟動作業期間，GPU 240傳送命令資訊與資料至記憶體裝置244，其係當記憶體時脈致能信號CKE 248為啟動時藉由計時該命令資訊與資料至記憶體裝置244。在一具體實施例中，由第1圖之系統EC 150產生的該SELF_REF信號被耦合至拉動致能324信號並將其驅動。當SELF_REF被設置為高時(針對省電自更新模式)，CKE 248經由FET 310與電阻器312被拉低，而RSTM* 338經由FET 320與電阻器322被拉高至FBVDDQ 326。當SELF_REF被設置為低時，GPU 240被允許進入啟動作業。於啟動作業期間，電壓穩壓器260被致能來產生GPU供應電壓362，且電壓穩壓器262被致能來產生記憶體供應電壓364。在一具體實施例中，FBVDDQ 326耦合至記憶體供應電壓364。
為了進入一深度休眠模式，其中GPU 240為關閉，記憶體裝置244設置成進入自更新模式以保存資料在記憶體裝置244內。當拉動致能324信號由系統EC 150設置為高(啟動)時，記憶體裝置244設置成在一自更新模式中操作，其可能在當CKE 248上接收到一寄生致能信號時被中斷。當GPU 240被供電或關電時，GPU 240內的電路可能在CKE 248上產生一寄生信號，例如一有效感測突波，並中斷記憶體裝置244的適當自更新作業。為了避免在CKE 248上產生一寄生信號，當自更新為啟動且拉動致能324信號為高時，調節電路350經由電阻器312與FET 310分路(箝制)CKE 248至接地。在關電GPU 240或供電GPU 240之前，CKE 248被分路至接地，藉此自CKE 248移除寄生信號。調節電路350由與GPU供應電壓362隔離的一電力區域來供電。例如，調節電路350可由記憶體供應電壓364供電。
於正常作業期間，GPU 240產生並儲存狀態資料340在記憶體裝置244內。當GPU 240為關電時，記憶體裝置244的該自更新模式用於保存狀態資料340。在一具體實施例中，狀態資料340包含關於由GPU 240執行的作業之儲存的程式與資料資訊。在另一具體實施例中，狀態資料340亦包括以往於正常作業期間專門儲存在GPU 240內的內部狀態資訊。在這種具體實施例中，該內部狀態資訊針對深度休眠作業於GPU 240被關閉之前及在記憶體裝置244被置於自更新模式之前被寫入至記憶體裝置244。另外，該內部狀態資訊可於GPU 240針對深度休眠作業被關閉之前被寫入至SPI快閃256。
第3B圖為根據本發明另一具體實施例之一整合式記憶體時脈致能除干擾電路350的詳細例示。在此具體實施例中，調節電路350被整合在GPU 240之內。但是重要地是，調節電路350設置成由一獨立的電力區域來操作，例如由記憶體供應電壓364操作。用於製造具有隔離的電力區域之晶片上電路的技術為本技術中所熟知，並可利用任何這種技術來實作調節電路350，其皆不背離本發明之範圍。
第4A圖提出根據本發明一具體實施例中用於使得該平行處理系統進入一深度休眠狀態的方法步驟400之流程圖。雖然該等方法步驟係配合第1~3B圖之該等系統做說明，本技術專業人士將可瞭解到設置成以任何順序執行該等方法步驟的任何系統皆在本發明之範圍內。
該方法開始於步驟410，其中GPU 240接收一命令來轉換至一閒置狀態。在步驟412中，GPU 240停止處理。此時，輸入的命令可能被拖延，任何處理佇列可能被排光，且任何等待中的要求被完成或撤回。在完成此步驟之後，內部GPU狀態主要包含可被立即儲存的組態與狀態資訊。在步驟414中，GPU 240儲存內部GPU狀態至一鄰近記憶體。在一具體實施例中，GPU 240儲存該內部GPU狀態至記憶體裝置244。在另一具體實施例中，GPU 240儲存該內部GPU狀態至一鄰近附加的快閃儲存裝置，例如SPI快閃256。在步驟416中，GPU 240設置記憶體裝置244來進入自更新模式。此時，記憶體裝置244能夠無限期地保存儲存的資料而只消耗很少的電力。在步驟418中，GPU 240進入一重置模式。當GPU 240進入該重置模式時，系統EC 150驅動該SELF_REF信號為啟動。在步驟420中，GPU 240關電。該方法終止於步驟420。
第4B圖提出根據本發明一具體實施例中用於使得該平行處理系統退出該深度休眠狀態的方法步驟402之流程圖。雖然該等方法步驟係配合第1~3B圖之該等系統做說明，本技術專業人士將可瞭解到設置成以任何順序執行該等方法步驟的任何系統皆在本發明之範圍內。
該方法開始於步驟440，其中GPU 240由一關電狀態進入一供電狀態。如果在步驟450中GPU 240正在由深度休眠進入該供電狀態時，則該方法進行到步驟454。在一具體實施例中，GPU 240藉由檢視該SELF_REF信號決定該該供電狀態跟隨一深度休眠狀態。如果GPU 240隨著該SELF_REF信號被設置為高而被供電時，則GPU 240由一深度休眠狀態進入該供電狀態。在GPU 240供電之後，系統EC 150解除設置該SELF_REF信號。在步驟454中，GPU 240設置記憶體裝置244來退出自更新模式。在步驟456中，GPU 240自該鄰近記憶體重新載入儲存的內部GPU狀態。在一具體實施例中，該內部GPU狀態被儲存在記憶體裝置244中。在另一具體實施例中，該內部GPU狀態被儲存在一鄰近快閃裝置中，例如SPI快閃256。在重新載入內部GPU狀態之後，GPU 240可以恢復正常作業。在步驟460中，GPU 240藉由進入一操作狀態而恢復正常作業。該方法終止於步驟460。
回到步驟450，如果GPU 240並未自深度休眠進入到該供電狀態，則該方法進行到步驟452。在步驟452中，GPU 240執行一習用的冷開機。
總而言之，本發明揭示一種GPU進入與退出一深度休眠模式的技術。該GPU藉由儲存某些處理內容在鄰近附加的記憶體內而能夠有效率地進入一深度休眠模式。該GPU藉由存取當該GPU被關電時所保存的狀態資訊而能夠有效率地退出該深度休眠模式。
該揭示技術之一種好處為藉由利用鄰近附加的記憶體而可採用的低電力自我更新模式，一GPU可以有效率地進入與退出一深度休眠省電模式。相反地，先前技術的系統無法受惠於維持GPU內容在鄰近記憶體之內。
前述係關於本發明之具體實施例，本發明之其它及進一步的具體實施例皆可進行，而並不背離其基本範圍。例如，本發明之態樣可實作成硬體或軟體，或是硬體及軟體的組合當中。本發明一具體實施例可以實作成由一電腦系統使用的一程式產品。該程式產品的程式定義該等具體實施例的功能(包括此處所述的方法)，並可包含在多種電腦可讀取儲存媒體上。例示性的電腦可讀取儲存媒體包括但不限於：(i)不可寫入儲存媒體(例如在一電腦內唯讀記憶體裝置，例如可由CD-ROM讀取的CD-ROM碟片，快閃記憶體，ROM晶片，或任何其它種類的固態非揮發性半導體記憶體)，其上可永久儲存資訊；及(ii)可寫入儲存媒體(例如在一磁碟機內的軟碟片、或硬碟機、或任何種類的固態隨機存取半導體記憶體)，其上可儲存可改變的資訊。這些電腦可讀取儲存媒體當承載關於本發明之該等功能的電腦可讀取指令時為本發明之具體實施例。
基於前述內容，本發明之範圍係由以下的該等申請專利範圍所決定。
100‧‧‧電腦系統
102‧‧‧中央處理單元
103‧‧‧驅動器
104‧‧‧系統記憶體
105‧‧‧記憶體橋接器
106‧‧‧通訊路徑
107‧‧‧輸入/輸出橋接器
108‧‧‧使用者輸入裝置
110‧‧‧顯示裝置
112‧‧‧平行處理子系統
113‧‧‧通訊路徑
114‧‧‧系統碟
116‧‧‧開關
118‧‧‧網路轉接器
120,121‧‧‧嵌入卡
150‧‧‧嵌入式控制器
240‧‧‧圖形處理單元
242‧‧‧鄰近記憶體系統
244‧‧‧記憶體裝置
246‧‧‧記憶體介面匯流排
248‧‧‧記憶體時脈致能信號
252‧‧‧系統基本輸入/輸出系統
256‧‧‧SPI快閃裝置
260,262‧‧‧電壓穩壓器
280‧‧‧通訊路徑
310,320,330‧‧‧場效電晶體
312-316,322,334‧‧‧電阻器
324‧‧‧拉動致能
332‧‧‧延遲電路
340‧‧‧狀態資料
350‧‧‧調節電路
350‧‧‧整合式記憶體時脈致能除干擾電路
362‧‧‧圖形處理單元供應電壓
364‧‧‧記憶體供應電壓
所以，可以詳細瞭解本發明上述特徵之方式當中，本發明之一更為特定的說明簡述如上，其可藉由參照到具體實施例來進行，其中一些例示於所附圖式中。但是應要注意到，該等附屬圖式僅例示本發明的典型具體實施例，因此其並非要做為本發明之範圍的限制，其可允許其它同等有效的具體實施例。
第1圖例示設置成實作本發明一或多種態樣之電腦系統的方塊圖；第2圖例示根據本發明一具體實施例中該電腦系統之一平行處理子系統與多個組件之間的通訊信號；第3A圖為根據本發明一具體實施例之一外部調節電路的詳細例示；第3B圖為根據本發明一具體實施例之一整合式調節電路的詳細例示；第4A圖提出根據本發明一具體實施例中用於使得該平行處理系統進入一深度休眠狀態的方法步驟之流程圖；及第4B圖提出根據本發明一具體實施例中用於使得該平行處理系統退出該深度休眠狀態的方法步驟之流程圖。

权利要求:
Claims (10)
[1] 一種由一圖形處理單元(GPU)實作用於進入與退出休眠模式的方法，該方法包含：接收一命令來進入一休眠模式；儲存該GPU的內部處理狀態至位在該GPU鄰近的一記憶體系統；使得包括在該記憶體系統中的至少一記憶體裝置來進入一自更新模式；及進入一關電狀態。
[2] 如申請專利範圍第1項所述之方法，另包含延滯所有輸入的工作負荷並完成所有處理中的處理，藉以停止該GPU內的處理。
[3] 如申請專利範圍第1項所述之方法，其中該至少一記憶體裝置包含一動態隨機存取記憶體(DRAM)裝置，且該儲存步驟包含複製該GPU的該內部處理狀態至該DRAM裝置。
[4] 如申請專利範圍第1項所述之方法，其中該至少一記憶體裝置包含一非揮發性記憶體，且該儲存步驟包含複製該GPU的該內部處理狀態與一記憶體介面狀態至該非揮發性記憶體。
[5] 如申請專利範圍第1項所述之方法，其中該GPU與記憶體系統設置成於進入該關電狀態之前以一預定速率與操作狀態進行操作。
[6] 如申請專利範圍第1項所述之方法，另包含於進入該關電狀態之前使得用於控制該GPU與該記憶體系統之間資料傳輸的至少一致能信號被箝制到一固定電壓。
[7] 如申請專利範圍第1項之方法，另包含：進入一供電狀態；決定該供電狀態係關聯於該休眠模式；使得包括在該記憶體系統中的該至少一記憶體裝置來退出該自更新模式；自該記憶體系統重新載入該GPU的該內部處理狀態至該GPU。
[8] 如申請專利範圍第7項所述之方法，另包含執行該GPU的一供電重置，並偵測用於將該GPU從該關電狀態轉換成該供電狀態的一暖開機狀態。
[9] 如申請專利範圍第7項所述之方法，其中該GPU與該記憶體系統設置成於進入該供電狀態之前以一預定速率與操作狀態進行操作。
[10] 如申請專利範圍第7項所述之方法，另包含於退出該供電狀態之前使得用於控制該GPU與該記憶體系統之間資料傳輸的至少一致能信號被箝制到一固定電壓。

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